TI AM67A: heterogene SoC-Architektur mit Cortex-A53, R5F und Edge AI

Der Texas Instruments AM67A ist ein heterogener Vision-SoC auf Basis der Jacinto-7-Architektur: vier Cortex-A53-Rechenkerne, drei einzelne Cortex-R5F-Kerne in getrennten Domänen, zwei Deep-Learning-Beschleuniger aus C7x und MMA mit zusammen bis zu 4 TOPS, ein Hardware-ISP sowie ein eigener Beschleuniger für Tiefen- und Bewegungsschätzung. Dieser Artikel geht die Blöcke einzeln durch und behandelt vier Punkte, die im Datenblatt stehen, in den meisten Zusammenfassungen des Bausteins aber fehlen. Alle Angaben stammen aus der veröffentlichten TI-Dokumentation: AM67x-Datenblatt SPRSPA3B (März 2024, überarbeitet Juni 2026), Technical Reference Manual SPRUJB3D und Errata SPRZ575A. Für diesen Artikel wurden von Spikedge keine eigenen Leistungsmessungen auf dieser Plattform durchgeführt; wo eine Zahl eine Messung voraussetzen würde, ist das ausdrücklich vermerkt.

Was ist der TI AM67A?

Der AM67A ist das bildverarbeitende Mitglied der AM67x-Familie. TI positioniert ihn als Vision-SoC mit Cortex-A53, bis zu 4 TOPS und RGB-IR-ISP für vier Kameras — adressiert werden Machine Vision, Robotik und anspruchsvolle Bedienoberflächen.

Drei Bezeichnungen müssen dabei sauber getrennt werden:

• AM67 — dieselbe Familie ohne Vision- und Deep-Learning-Beschleuniger. Kein C7x, kein MMA, kein VPAC, kein DMPAC.
• AM67A — die Variante mit diesen Blöcken. Gegenstand dieses Artikels.
• J722S — laut Datenblatt die Basis-Teilenummer des Superset-Bausteins. TRM und Errata erscheinen unter diesem Namen, nicht unter AM67A.

Der letzte Punkt hat unmittelbare Folgen für die tägliche Arbeit: Ein Kernel-Patch, eine Device-Tree-Datei oder eine Forenantwort zu diesem Silizium trägt fast immer die Bezeichnung j722s. Das ist kein anderer Baustein, sondern derselbe unter dem Namen, den TI für Dokumentation und Software verwendet.

Welcher AM67A?

„AM67A" ist keine einzelne Teilenummer. Die Vergleichstabelle des Datenblatts führt vier Serienbausteine, und die Unterschiede greifen tief in den Systementwurf ein:

Quelle: TI, SPRSPA3B, Tabelle 4-1.

Der AM67A74 ist also ein AM67A ohne GPU — für einen Vision-Knoten ohne Anzeige eine sinnvolle Wahl, für eine Qt-basierte Bedienoberfläche die falsche. Im Serienteil-Verzeichnis des Datenblatts stehen für den AM67A nur zwei Bestellcodes, AM67A74AKGHIAMWR und AM67A94AKGHIAMWR; beide tragen die Geschwindigkeitsklasse K.

Die heterogene SoC-Architektur: vier Rechendomänen

Das Blockschaltbild teilt den Baustein in vier Bereiche: Application Cores, MCU Channel with FFI, Device Management und Run-time Management.

Cortex-A53

Bis zu vier Cortex-A53 mit bis zu 1,4 GHz an einem gemeinsamen L2-Cache von 512 KB mit SECDED-ECC; je Kern 32 KB L1-Daten-Cache mit SECDED-ECC und 32 KB L1-Instruktions-Cache mit Parität.

Die Geschwindigkeitsklasse ist hier relevant: Klasse J erreicht 1250 MHz, Klasse K 1400 MHz. Beide bestellbaren AM67A-Varianten sind K-Klasse. Mit der Klasse verschiebt sich auch die LPDDR4-Obergrenze (3200–3733 MT/s bei J, 3466–4000 MT/s bei K).

Auf diesen Rechenkernen laufen Linux, ROS 2, Netzwerk, Logging und Orchestrierung. Wie die Arbeit zwischen dieser Domäne und den R5F-Kernen aufgeteilt wird, ist eine eigene Entwurfsentscheidung — behandelt in Linux und Cortex-R5F auf dem AM67A.

Drei R5F-Kerne — zwei davon gehören Ihnen

Dies ist die am häufigsten falsch wiedergegebene Eigenschaft des AM67A.

Das Datenblatt listet drei einzelne Cortex-R5F-Kerne mit jeweils bis zu 800 MHz:

Die Gerätebeschreibung formuliert es als „a Cortex-R5F MCU Island core and two Cortex-R5F cores for Device and Run-time Management" — beim schnellen Lesen entsteht der Eindruck, nur ein Kern stünde zur Verfügung. Tatsächlich sind zwei der drei Kerne für eigene Firmware nutzbar; der dritte führt die TI-Firmware für Energie-, Takt- und Ressourcenverwaltung aus und kommt im Boot-Image mit.

Zwei weitere Punkte, die häufig vorausgesetzt werden und nicht zutreffen:

• Es gibt keinen Lockstep. Das TRM führt Lockstep für alle drei R5F-Subsysteme unter „nicht unterstützte Merkmale". „FFI" steht für Freedom From Interference und beschreibt eine Isolationseigenschaft — nicht zwei Kerne, die denselben Befehlsstrom ausführen und die Ergebnisse vergleichen.
• Welcher Kern im SDK freigegeben ist, beantwortet nicht das Datenblatt. Es verweist an zwei Stellen auf das Software Build Sheet des Processor SDK.

C7x + MMA und die Frage, was 4 TOPS bedeuten

Zwei Deep-Learning-Beschleuniger, zusammen bis zu 4 TOPS. Jeder besteht aus einem C7x256V — einem 256-Bit-Vektor-DSP mit bis zu 40 GFLOPS bei bis zu 1,0 GHz — und einem Matrix Multiply Accelerator mit bis zu 2 TOPS bei 8-Bit-Genauigkeit, dazu je 2,25 MB L2-SRAM.

Die Zahl lässt sich damit sauber auflösen: 4 TOPS sind 2 × 2 TOPS INT8-Spitzendurchsatz bei 1,0 GHz. Es ist ein Spitzenwert der Rechenkapazität, keine Bildrate.

Bedeutsamer ist, was zwei Beschleuniger tatsächlich bringen. Ein zweiter Block halbiert nicht die Laufzeit eines einzelnen Modells; ob sich ein Modell überhaupt auf beide verteilen lässt, hängt davon ab, was der Compiler von TI daraus macht. Der klare Nutzen liegt in zwei unabhängigen, parallel laufenden Inferenzströmen — zwei Kameras, zwei Modelle. In einer Anwendung mit nur einem Strom kann der zweite Block ungenutzt bleiben.

GPU, Video und Display

• GPU: IMG BXS-4-64, 256 KB Cache, ein Shader-Core, bis zu 50 GFLOPS, OpenGL ES 3.2 und Vulkan 1.2. Vorhanden im AM67A94, nicht im AM67A74. OpenCL führt das Datenblatt nicht auf.
• Video: H.265 Main Level 5.1 High-Tier und H.264 Baseline/Main/High Level 5.2, bis 4K UHD, bis zu 500 MP/s Encode/Decode (4K60).
• Motion JPEG: Encoding mit 416 MPixel/s bis 4K UHD.
• Display: bis zu drei Anzeigen über OLDI/LVDS, DSI oder DPI; vier Display-Pipelines mit Hardware-Overlay, höchstens zwei Pipelines je Anzeige.

Das Bildverarbeitungs-Subsystem

Zwei Beschleuniger mit unterschiedlichen Aufgaben.

VPAC enthält den ISP und die unterstützenden Vision-Blöcke. Im Datenblatt trägt die AM67A-Instanz den Referenznamen VPAC3L — die abgespeckte Variante, nicht der vollständige VPAC3 größerer Jacinto-Bausteine. Angegeben sind 600 MP/s ISP-Durchsatz, 12-Bit-RGB-IR, RAW-Eingang bis 16 Bit, Zeilenbreite bis 4096 sowie WDR, LDC, VISS und MSC.

DMPAC besteht aus zwei Engines: Dense Optical Flow und Stereo Disparity Engine. Innerhalb der AM6xA-Reihe findet sich DMPAC im AM67A und im AM69A, nicht im AM62A und nicht im AM68A. Der AM67A ist damit der Baustein, der Tiefen- und dichte Bewegungsschätzung in Hardware in der Quad-Cortex-A53-Klasse anbietet.

Daraus folgt ein Ergebnis, das der Intuition widerspricht: Der AM68A bietet die doppelte TOPS-Zahl, aber einen geringeren angegebenen ISP-Durchsatz (480 MP/s gegenüber 600 MP/s) und keinen DMPAC. Für Stereotiefe oder optischen Fluss kann der Baustein mit weniger TOPS die bessere Wahl sein. Eine Auswahl allein über die TOPS-Spalte verdeckt das.

Auf der Eingangsseite stehen vier CSI-2-Empfänger mit je vier D-PHY-Lanes und bis zu 2,5 Gbit/s je Lane zur Verfügung, dazu ein CSI-2-Sender, der sich die physikalische Schnittstelle mit MIPI DSI teilt — entweder Kameraausgang oder DSI-Display, nicht beides.

Drei Randbedingungen, die das Layout bestimmen

Die Merkmalsliste liest sich großzügig. Beim Leiterplattenentwurf wird sie schnell enger.

SERDES-Budget. Die Fußnote im Datenblatt ist eindeutig: PCIe, USB 3.0 und SGMII teilen sich insgesamt zwei SERDES-Ports. Alle drei gleichzeitig in voller Ausbaustufe sind nicht möglich. Wer NVMe-Speicher, USB 3.0 und SGMII-Ethernet zusammen vorsieht, trifft hier den ersten Kompromiss.

Pin-Multiplexing. Die Anmerkung über der Vergleichstabelle stellt klar, dass die Verfügbarkeit der Funktionen von gemeinsam genutzten IO-Pins abhängt und mit SysConfig geprüft werden muss. Bis zu 147 GPIO, 9 UART, 7 I²C, 5 SPI, 5 McASP, 4 CAN-FD und drei MMC/SD-Schnittstellen lassen sich nicht gleichzeitig herausführen. Das Pin-Budget gehört vor den Schaltplan.

Ethernet sind zwei externe Ports. Das Datenblatt spricht von einem „3-port Gigabit Ethernet switch" und präzisiert dann: ein interner und zwei externe Ports. Dahinter stehen TSN, IEEE 1588 (Annex D/E/F mit 802.1AS PTP), ein ALE-basierter Klassifizierer mit 512 Klassifizierern und Prüfsummen-Offload für IP/UDP/TCP in Hardware.

Zum Speicher: ausschließlich LPDDR4 — kein DDR4, kein LPDDR5 — über einen 32-Bit-Bus mit Inline-ECC, bis 4000 MT/s und maximal 8 GB. Die eigentliche Randbedingung ist nicht die Datenrate, sondern die Busbreite von 32 Bit, sobald mehrere Kameras und Inferenz gleichzeitig laufen.

Wo sich die Dokumente widersprechen

Vier Fälle, in denen die von TI veröffentlichten Quellen nicht übereinstimmen. Jeder davon kann einen Entwicklungszyklus kosten.

1. eMMC HS400. Das Datenblatt führt die 8-Bit-eMMC-Schnittstelle bis HS400. Das Errata-Advisory i2478 hält fest, dass HS400 auf Silizium-Revision 1.0 nicht unterstützt wird. Das Bootzeit-Budget ist folglich auf HS200 zu rechnen.

2. CSI-Wiederherstellung. Errata i2190 beschreibt, dass die CSI-Empfangsschnittstelle nach einem unvollständigen oder CRC-fehlerhaften Frame in einen undefinierten Zustand geraten kann und ein Modul-Reset nötig wird. In einem Mehrkamerasystem unter Vibration ist das ein Wiederherstellungspfad, der im Treiber vorgesehen werden muss.

3. Betriebstemperaturbereich. Die Tabelle zur Teilenummern-Nomenklatur und der Anhang zu den Gehäuseoptionen nennen für dieselben Bestellcodes unterschiedliche Bereiche. Aus diesem Grund gibt dieser Artikel keinen einzelnen Temperaturbereich für den AM67A an. Ist die Temperaturklasse eine Entwurfsvorgabe, muss sie direkt bei TI bestätigt werden — nicht aus zweiter Hand.

4. Eigener Code auf dem C7x. Fußnote 5 der Vergleichstabelle lautet: „On the AM67A SoC, the Deep Learning Accelerator C7x + MMA are reserved for executing TI provided code, and are not available for custom code." Dieselbe Formulierung verwendet TI in den Datenblättern zu AM68A und AM69A.

Das Datenblatt zu TDA4VEN und TDA4AEN — den Automotive-Geschwistern auf demselben Silizium — enthält diese Fußnote jedoch nicht, und die Release Notes des MCU+ SDK für J722S führen die C7x-Kerne unter den unterstützten Kernen samt Echtzeitbetriebssystem-Optionen. Die naheliegende Lesart ist, dass es sich um eine kommerzielle Einschränkung auf Ebene der AM67A-Teilenummer handelt und nicht um eine Sperre im Silizium. Wie diese Einschränkung durchgesetzt wird, ist allerdings nirgends dokumentiert.

Praktisch heißt das: Ein selbst trainiertes Modell über die Compiler-Kette von TI auf den C7x zu bringen, ist der dokumentierte und unstrittige Weg. Eigene C7x-Kernel zu schreiben ist es nicht. Wenn Ihr Konzept davon abhängt, klären Sie es vor der Festlegung mit TI — tragen Sie es nicht als Annahme weiter.

Noch eine Datumsdifferenz, die man kennen sollte: Die verfügbare Errata-Revision stammt von April 2025, das Datenblatt von Juni 2026. Die Errata ist älter als das Datenblatt. Vor Beginn des Leiterplattenentwurfs sollte der aktuelle Stand beider Dokumente bestätigt werden.

Funktionale Sicherheit: die Revisionshistorie lesen

Für jede Bewertung des AM67A in einem sicherheitsrelevanten Programm ist dieser Abschnitt der entscheidende.

Die Revisionshistorie von SPRSPA3 Rev. B listet unter den Änderungen gegenüber Rev. A unter anderem die Entfernung der Aussagen zu funktionaler Sicherheit, die Entfernung des Sicherheitsblocks aus dem Blockschaltbild, die Streichung der Zeile „Safety Targeted" aus der Vergleichstabelle sowie die Entfernung der Verweise auf AEC-Q100, ASIL-B und SIL-2 aus der Übersicht. In der aktuellen Vergleichstabelle steht für alle vier Bausteine „AEC-Q100 Qualified: No".

Wir deuten die Gründe nicht. Verlässlich sagen lässt sich nur das Engere und Nützlichere: Eine Präsentation, ein Beitrag oder eine interne Bewertung auf Basis von Rev. A kann Aussagen enthalten, die heute nicht mehr im Datenblatt stehen. Steht in Ihrem Programm eine Sicherheitsanforderung, gehört diese Frage mit der aktuellen Revision direkt zu TI.

Secure Boot ist ein Bestellcode, kein Software-Schalter

Der Sicherheitsblock ist umfangreich: hardwaregestützter Root of Trust mit Umschaltung über Backup-Key, Schutz gegen Übernahme, IP-Schutz und Anti-Rollback, ein TrustZone-basiertes TEE, weitreichende Firewalls, sicherer Watchdog/Timer/IPC, RPMB-Unterstützung, ein anwenderprogrammierbarer HSM-Kern mit eigenem Security-DMA und -IPC sowie Beschleunigung für AES, SHA-2, DRBG und PKA.

In der Vergleichstabelle steht „Device Security" allerdings als Optional und ist an den Device-Type-Bezeichner der Teilenummer gebunden. Dieses Feld kennt drei Bereiche:

Im Bestellcode AM67A94AKGHIAMWR steht an dieser Stelle ein H — Secure with Production Key. Die derzeit gelisteten Serienbausteine kommen also als sichere Varianten. Der Grundsatz bleibt: Secure Boot wird in der Beschaffung entschieden, nicht in der Software. Ein Team, das auf einem Basisbaustein prototypisiert und Secure Boot „später aktivieren" will, verschiebt damit Lieferkette und Verifikation zugleich.

Thermisches Design ist eine Aussage über die Lebensdauer

Die Tabelle der Betriebsstunden sagt mehr als jede allgemeine Kühlungsempfehlung:

Das 125-°C-Profil ist definiert als 5 % bei −40 °C, 65 % bei 70 °C, 20 % bei 110 °C und 10 % bei 125 °C. Das Datenblatt weist zudem darauf hin, dass eines der beiden Profile gewählt und über die gesamte Einsatzdauer beibehalten werden soll; ein Mischen wird nicht empfohlen.

100.000 Stunden entsprechen rund elf Jahren Dauerbetrieb, 20.000 Stunden etwa 2,3 Jahren. Dieser Faktor fünf lässt sich mit einer Entscheidung über die Luftführung im Gehäuse verlieren. Bei einem Industrieprodukt mit zehnjähriger Feldlebensdauer ist das thermische Design die Lebensdaueraussage selbst.

Einen Wert für die Leistungsaufnahme nennt das Datenblatt nicht; Abschnitt 6.6 verweist stattdessen auf das Power Estimation Tool. Für diese Bausteinklasse ist das folgerichtig: Die Leistungsaufnahme hängt davon ab, welche Blöcke in welchem Arbeitspunkt laufen, und ist keine einzelne Zahl.

Wofür sich der AM67A eignet

Die im Datenblatt genannten Zielanwendungen: Bedienoberflächen, Patientenüberwachung, Industrie-PC, Gebäudesicherheit, Nutzfahrzeuge abseits der Straße, Prüf- und Messtechnik, Energiespeichersysteme, Videoüberwachung, Machine Vision, mobile Industrieroboter (AGV/AMR) und Frontkamerasysteme.

Aus Architektursicht ist der Baustein ein starker Kandidat, wenn mehrere der folgenden Punkte zugleich zutreffen:

• Mehrere unabhängige Kameraeingänge. Vier CSI-2-Empfänger mit vier Lanes und ein Hardware-ISP sind in dieser Leistungsklasse selten.
• Bildverarbeitung und Steuerung im selben Gerät. Eine eng getaktete Regelschleife in eine eigene Domäne zu legen, ohne einen zusätzlichen Mikrocontroller vorzusehen, senkt Stückkosten und Synchronisationsaufwand.
• Klassische Bildverarbeitung neben Deep Learning. Stereotiefe oder dichter optischer Fluss in dedizierter Hardware statt auf den A53-Kernen oder der GPU.
• Industrielle Vernetzung. Zwei externe Ports mit TSN und IEEE 1588 sowie vier CAN-FD-Kanäle, davon zwei in der MAIN- und zwei in der MCU-Domäne — womit sich Steuerungs- und Anwendungsverkehr trennen lassen.
• Langzeitverfügbarkeit und Sicherheitsanforderungen. Hardware-Root-of-Trust, TrustZone, programmierbares HSM und ein Profil über 100.000 Betriebsstunden ergeben zusammen ein stimmiges Bild — siehe Secure Boot und OTA-Lebenszyklus.

Spikedge arbeitet an Systemen dieser Klasse in den Bereichen Edge AI und Bildverarbeitung sowie auf TI-Plattformen.

Wann der AM67A die falsche Wahl ist

• Sie wollen eigene Beschleuniger-Kernel schreiben. Siehe den ungeklärten Widerspruch oben. Trägt eigener C7x-Code Ihr Konzept, gehört diese Frage vor die Bausteinauswahl.
• Ihr Modell liegt außerhalb der Compiler-Kette von TI. Große Transformer, generative Modelle oder ungewöhnliche Operatoren lassen Schichten auf den Cortex-A53 zurückfallen. Dann beschreibt die Angabe „4 TOPS" Ihr System nicht mehr. Prüfen Sie vor der Plattformentscheidung, ob sich das Zielmodell übersetzen lässt.
• Ihr Team arbeitet auf CUDA. Die Umstellungskosten von einem TensorRT-basierten Arbeitsablauf können größer sein, als der TOPS-Vergleich nahelegt. Die Toolchains sind getrennt.
• Sie brauchen deutlich mehr Inferenzdurchsatz. Acht Kameras mit mehreren aufwendigen Modellen je Bild sind eine andere Geräteklasse; dafür stehen AM68A und AM69A.
• Sie benötigen PRU-ICSS. Der AM67x hat keines. Soll EtherCAT oder PROFINET auf eine programmierbare Echtzeiteinheit ausgelagert werden, sind die Familien AM64x und AM243x dafür ausgelegt. Diese Abgrenzung behandeln wir unter industrielle Protokolle.
• AEC-Q100 oder ein Sicherheitsziel ist gefordert. Die aktuelle Vergleichstabelle sagt „No" zu AEC-Q100, und Rev. B hat die Sicherheitsaussagen entfernt.
• Sie brauchen eine GPU und haben AM67A74 bestellt. Diese Variante hat keine.

Vom Entwicklungsboard zum Serienprodukt

Der zugänglichste Einstieg in den AM67A ist heute ein Entwicklungsboard. TI bietet das J722S EVM an; BeagleY-AI und das T3 Gemstone O1 sind Alternativen auf demselben Silizium. Wie viel vom SoC eines dieser Boards tatsächlich nach außen führt, haben wir in unserer technischen Analyse des T3 Gemstone O1 untersucht.

Für alle gilt dieselbe Regel: Die Merkmalsliste eines Entwicklungsboards ist nicht die Merkmalsliste des SoC. Der Baustein besitzt vier CSI-2-Empfänger, ein Board führt vielleicht zwei heraus. Der Baustein bietet vier CAN-FD-Module, auf dem Board sitzt vielleicht ein Transceiver. Machbarkeitsentscheidungen gehören ans Datenblatt, Prototypenplanung an die Board-Dokumentation.

Was noch gemessen werden muss

Dieser Artikel enthält keine Leistungszahlen, weil hier keine gemessen wurden. Die veröffentlichten Angaben zu TOPS, MP/s und MHz sind Herstellerangaben; sie sagen nichts darüber aus, was eine Anwendung im Feld leistet. Für einen AM67A-Entwurf auf dem Weg in die Serie ist dies der minimale Messumfang:

1. Zeit vom Kaltstart bis zur Betriebsbereitschaft der Anwendung.
2. Interrupt-Latenz des R5F und deren Worst-Case-Verteilung, als p50/p95/p99 statt als Mittelwert.
3. IPC-Umlaufzeit zwischen Linux und R5F, im Leerlauf und unter Last.
4. Welche Schichten des Zielmodells auf dem Beschleuniger landen und welche auf den A53 zurückfallen.
5. Latenz von der Kamera bis zur Entscheidung — die gesamte Kette, nicht die Inferenzzeit.
6. Dauerhaft erreichte Bildrate und der Wert, auf den sie sich nach den ersten dreißig Sekunden einpendelt.
7. Sperrschichttemperatur im thermisch eingeschwungenen Zustand, gemessen gegen das gewählte Betriebsstundenprofil.
8. Auslastung der A53-Kerne, wenn ausschließlich ISP und DMPAC arbeiten.
9. Belastung der Speicherbandbreite, wenn Inferenz und Speicherzugriffe gleichzeitig laufen.
10. Verhalten nach Spannungsausfall.

Liegen diese Werte vor, gehören sie mit ihren Randbedingungen veröffentlicht: welcher Aufbau, welche Methode, gemessen von wem. Eine Zahl ohne ihren Aufbau ist keine Zahl. Diese Disziplin ist die Grundlage unserer Arbeit an Hard Real-Time und RTOS.

Häufige technische Fragen

Unterstützt der AM67A Linux? Ja. TI stellt ein Processor SDK Linux bereit, und der Mainline-Kernel enthält Device-Tree-Unterstützung für dieses Silizium unter der Bezeichnung j722s. Die Applikationskerne sind Armv8-A-Cortex-A53.

Wie viele TOPS hat der AM67A? Bis zu 4 TOPS insgesamt, als zwei Deep-Learning-Beschleuniger mit je bis zu 2 TOPS bei 8-Bit-Genauigkeit und 1,0 GHz. Das ist ein Spitzenwert der Matrixrechenleistung, keine Bildrate.

Worin unterscheiden sich Cortex-A53 und Cortex-R5F? Der Cortex-A53 ist ein Applikationskern mit MMU, auf dem Linux läuft; er ist auf Durchsatz und ein breites Software-Ökosystem ausgelegt. Der Cortex-R5F ist ein Echtzeitkern mit eng gekoppeltem Speicher, ohne Seitenverwaltung und ohne Konkurrenz durch andere Prozesse — ausgelegt auf vorhersagbares Zeitverhalten statt auf Spitzenleistung.

Ist der AM67A für Echtzeitanwendungen geeignet? Der Baustein bietet mit den R5F-Domänen die hardwareseitige Grundlage dafür. Eine Garantie folgt daraus nicht: Sie entsteht erst durch den Entwurf — Interrupt-Prioritäten, Worst-Case-Laufzeitanalyse, sperrfreie Datenstrukturen und Messung.

Wie viele Cortex-R5F-Kerne kann ich nutzen? Zwei der drei. Der Kern in der MCU-Domäne und der in der MAIN-Domäne stehen eigener Firmware zur Verfügung; der Kern in der Wakeup-Domäne führt die TI-Firmware für das Gerätemanagement aus.

Ist J722S derselbe Baustein wie der AM67A? Das Datenblatt beschreibt J722S als Basis-Teilenummer des Superset-Bausteins. TRM und Errata erscheinen unter diesem Namen. Bestellt werden Serienbausteine unter AM67 oder AM67A, und TI weist darauf hin, dass die Software sich auf die Merkmale des vorgesehenen Serienbausteins beschränken soll.

Kann ich eigenen Code für den C7x-DSP schreiben? Die Fußnote im Datenblatt sagt, C7x und MMA seien für von TI bereitgestellten Code reserviert. Die MCU+-SDK-Dokumentation für dasselbe Silizium und das Datenblatt der Automotive-Geschwister legen etwas anderes nahe. Ein eigenes trainiertes Modell über die TI-Compiler-Kette auszuführen, ist dokumentiert und unstrittig; eigene C7x-Kernel zu schreiben, ist ungeklärt und sollte mit TI abgestimmt werden.

Hat der AM67A ein PRU-ICSS? Nein. Der Begriff kommt im AM67x-Datenblatt nicht vor, im Mainline-Device-Tree existiert kein entsprechender Knoten, und in der Modultabelle der Errata fehlt er ebenfalls. Für PRU-basiertes Protokoll-Offloading sind AM64x und AM243x vorgesehen.

Fazit

Interessant ist am AM67A nicht die TOPS-Zahl, sondern die Kombination: vier A53-Kerne, R5F-Kerne in getrennten Domänen, ein Hardware-ISP mit RGB-IR, eine eigene Engine für Tiefe und Bewegung, ein TSN-fähiger Switch und vier CAN-FD-Kanäle. Für Industriesysteme, in denen Bildverarbeitung, Inferenz und Steuerung in einem Gehäuse zusammenkommen, ist das ein stimmiger Satz.

Ebenso real sind die Randbedingungen: Der Beschleuniger liegt hinter einer Software-Schranke, deren Grenze TI in den eigenen Dokumenten uneinheitlich beschreibt; Sicherheit ist eine Beschaffungsentscheidung; SERDES- und Pin-Budget erzwingen frühe Architekturentscheidungen; und das Temperaturprofil schreibt sich direkt in die zugesicherte Lebensdauer. Nichts davon ist ein Mangel. Es sind Angaben, die in den Architekturplan gehören und nicht in die Rubrik der Überraschungen.

Wenn Sie ein System auf AM67A-Basis bewerten, führt der kürzeste Weg über zwei Fragen zugleich: die Aufteilung der Arbeitslast und den Messplan. Genau darauf ist unser Architektur-Audit für eingebettete Systeme ausgelegt.

Quellen

1. Texas Instruments — AM67x Processors datasheet, SPRSPA3B, März 2024, überarbeitet Juni 2026 — https://www.ti.com/lit/ds/symlink/am67a.pdf
2. Texas Instruments — AM67A Produktseite — https://www.ti.com/product/AM67A
3. Texas Instruments — J722S/TDA4VEN/TDA4AEN/AM67 Processor Silicon Revision 1.0 Technical Reference Manual, SPRUJB3D, August 2026 — https://www.ti.com/lit/zip/sprujb3
4. Texas Instruments — J722S/TDA4VEN/TDA4AEN/AM67 Processor Silicon Revision 1.0 Errata, SPRZ575 Rev. A, April 2025 — https://www.ti.com/lit/pdf/sprz575
5. Texas Instruments — PROCESSOR-SDK-AM67A — https://www.ti.com/tool/PROCESSOR-SDK-AM67A
6. Texas Instruments — AM68A Produktseite (Familienvergleich) — https://www.ti.com/product/AM68A

Zugriff auf die Quellen am 5. September 2026. TI-Dokumente werden überarbeitet; prüfen Sie vor einer Entwurfsentscheidung die jeweils aktuelle Revision direkt.