RTOS & Deterministische Steuerungssysteme
Engineering-AnsatzInterrupt-Latenz und die deterministische Regelschleife
TI-RTOS HWI Direct Dispatch · NVIC-Prioritätsauslegung · TI AM6442
TI AM6442 · TI-RTOS 7.x · Mehrachsige Servosteuerung
01Problem
Problem: Wo die Interrupt-Latenz wächst
In einem mehrachsigen Servosystem ist nicht die Latenz selbst das Problem, sondern ihre Schwankung von Zyklus zu Zyklus. Akkumulierter Jitter wird im Dauerbetrieb zu Positionsfehlern, eine verpasste Deadline löst einen Watchdog-Reset aus. Ziel ist deshalb kein niedrigerer Mittelwert, sondern ein begrenzter und vorhersagbarer Worst Case.
- 01Von Zyklus zu Zyklus schwankende Latenz bricht die Zeitintegrität der Regelschleife, der akkumulierte Fehler zeigt sich als Servo-Positionsdrift
- 02Hoher Jitter macht reproduzierbare Positionsregelung unmöglich; in der Präzisionsmontage ist die Null-Fehler-Schwelle nicht zu halten
- 03Verpasste Deadlines unter Dauerlast lösen Watchdog-Resets aus und erzwingen einen Neustart
- 04Teilt sich der RTOS-Tick-Interrupt eine NVIC-Prioritätsgruppe mit der Regel-ISR, ist die Preemption-Verzögerung nicht mehr deterministisch
- 05Logging und Statusaktualisierungen in der ISR verbrauchen das Latenzbudget für Arbeit, die nicht auf den kritischen Pfad gehört
02Systemkontext
03Ursachenanalyse
- 01Bei falsch konfigurierter NVIC-Prioritätsgruppierung teilt der RTOS-Tick-Interrupt die Preemption-Ebene mit der Regel-ISR und unterbricht sie
- 02Unnötiges Stack-Kopieren im Context-Switch-Pfad erzeugt Overhead auf dem kritischen Pfad
- 03Ohne Priority-Ceiling-Protokoll führt Prioritätsinversion an einem gemeinsamen Mutex zu nicht deterministischen Wartezeiten
- 04Bei aktivem Timer-Coalescing werden unabhängige Interrupts gruppiert und erzeugen Latenzschwankungen
- 05Logging (UART-DMA-Trigger) und Statusaktualisierung in der ISR verlagern unkritische Arbeit auf den kritischen Pfad
- 06Ohne Dual-Core-Ressourcenplanung konkurrieren beide Kerne um die Interrupt-Verarbeitung, L1-Cache-Thrashing tritt auf
04Was wir geändert haben
Wechsel von FreeRTOS zu TI-RTOS (SysBIOS) HWI Direct Dispatch
→ Der Scheduler-Overhead verlässt den kritischen ISR-Pfad vollständig
Regel-ISR auf die höchste NVIC-Prioritätsebene angehoben
→ Das Preemption-Risiko durch den Tick-Interrupt entfällt, das Verhalten wird vorhersagbar
Tickless-Modus aktiviert, Timer-Coalescing deaktiviert
→ Die Konkurrenz mit dem periodischen Tick-Interrupt entfällt, eine Jitter-Quelle verschwindet
Unkritische Arbeit aus der ISR in einen SWI-Deferred-Handler verlagert
→ Auf dem kritischen Pfad bleibt nur Arbeit, die zum Interrupt-Zeitpunkt geschehen muss
Task-ISR-Kommunikation mit Zero-Copy-Mailbox neu entworfen
→ Die Koordination zwischen Tasks zahlt keine Kopierkosten mehr
Kritische Tasks auf einen Kern, verzögerte Arbeit auf den anderen fixiert
→ L1-Cache-Thrashing ist behoben, die Konkurrenz zwischen den Kernen entfällt
Priority-Ceiling-Protokoll auf alle gemeinsamen Mutexe angewendet
→ Prioritätsinversion wird ausgeschlossen und schafft Grundlage für IEC-62443-Arbeit
05Benchmark-Ergebnisse
06Warum es wichtig war
Eine deterministische Regelschleife senkt unmittelbar das Betriebs- und Zertifizierungsrisiko. Entscheidend ist nicht eine gute Messung, sondern ein Worst Case, der unter Dauerlast begrenzt und reproduzierbar bleibt.
- 01Das Risiko verpasster Deadlines und von Watchdog-Reset-Zyklen sinkt strukturell
- 02Der akkumulierte Zeitfehler hinter der Servo-Positionsdrift entfällt
- 03Vom kritischen Pfad entfernte Arbeit schafft CPU-Budget für Runtime-Monitoring und Fehlerprotokollierung
- 04Eine deterministische Regelschleife skaliert auf Industrierobotik und Präzisionsmontage
- 05Priority-Ceiling-Protokoll und RTOS-Wahl schaffen die technische Grundlage für DO-178C- und IEC-62443-Arbeit
Um Ihren Bedarf an RTOS & Deterministische Steuerungssysteme auf Ihrer eigenen Plattform zu bewerten, planen Sie ein Embedded-Architektur-Audit oder bestimmen Sie Ihre Plattformklasse mit dem System-Anforderungsrechner.
Methodologiehinweis
- Die Latenz wird über einen GPIO-Toggle-Ausgang mit externer Messtechnik erfasst; Software-Zeitstempel tragen Messfehler
- An jedem Messpunkt wird eine hohe Stichprobenzahl für statistische Zuverlässigkeit und Ausreißeranalyse erhoben
- Testbedingungen werden unter Dauerlast und Worst Case definiert; ein Mittelwert wird nie allein berichtet
- Vergleiche erfolgen auf identischer Hardware unter identischen Bedingungen, nur die Konfiguration ändert sich
- Diese Seite beschreibt eine Methode. Wird eine Messung veröffentlicht, stehen Aufbau und Methode neben der Zahl
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Diese Seite beschreibt eine Methode, keinen Messbericht. Spikedge veröffentlicht nur Messungen vom eigenen Prüfstand, deren Aufbau offengelegt werden kann; sobald eine veröffentlichungsfähige Messung zu diesem Thema vorliegt, wird sie hier ergänzt.