Wir listen keine Technologien auf, wir zeigen mit Metriken, wie wir an den theoretischen Grenzen der Hardware Ergebnisse liefern. Alle Daten auf realer Hardware unter reproduzierbaren Bedingungen gewonnen.
FALL 01 / boot-optimizationBSP- & Yocto-Optimierung
Boot-Zeit-Architektur auf Yocto-Geräten
NXP i.MX8M Plus · Yocto Scarthgap 5.0
Problemstellung
Auf einem Industriegerät stellt ein mit einer Standard-Yocto-Distribution erzeugtes Image die Bedienoberfläche erst Sekunden nach dem Einschalten bereit. Wird das Gerät mehrmals täglich aus- und eingeschaltet, ist das keine Komfortfrage mehr, sondern Zeit bis zur Einsatzbereitschaft.
Architektur-Ansatz
U-Boot Falcon Mode nimmt den vollen U-Boot-Ablauf vom kritischen Pfad, SPL lädt den Kernel direkt. Die Kernel-Kompression wechselt von zlib zu LZ4. Das Rootfs wechselt von ext4 zu SquashFS mit tmpfs-Overlay. Der User Space wird mit musl libc und BusyBox neu gebaut.
Falcon Mode · LZ4 · SquashFSNXP i.MX8M Plus · Yocto
Falcon ModeBootloaderVoller U-Boot-Ablauf vom kritischen Pfad
LZ4Kernel-KompressionStatt zlib
SquashFSRootfsRead-only + tmpfs-Overlay
Operationale Auswirkung
Die Boot-Zeit wird zur Architekturentscheidung. Ein Read-only-Rootfs senkt strukturell das Risiko einer Dateisystembeschädigung bei plötzlichem Spannungsverlust; in die Build-Pipeline eingebundene Boot-Graph-Messung fängt Regressionen vor dem Release ab.
FALL 02 / edge-ai-inferenceEdge-KI & Computer Vision
Inferenz-Pipeline-Architektur auf einem eingeschränkten Edge-Gerät
NVIDIA Jetson Orin NX · TensorRT · JetPack
Problemstellung
Auf einer SWaP-C-Plattform liefert Standard-FP32-Inferenz nicht den Durchsatz, den Echtzeit-Detektion und -Tracking brauchen. Und Geschwindigkeit ist nicht alles: Das Leistungsbudget begrenzt die Missionsdauer unmittelbar, weshalb fps pro Watt die entscheidende Metrik ist.
Architektur-Ansatz
INT8-Quantisierung wird mit einem repräsentativen Datensatz kalibriert angewendet. Engine-Serialisierung entfernt die Neuübersetzung beim Start. CUDA Graphs fassen die Kernel-Launch-Kette pro Frame zusammen. Geeignete Schichten wandern auf die DLA, die Vorverarbeitung auf die GPU.
Im selben Leistungsbudget passt mehr gleichzeitige Wahrnehmungsarbeit. Der INT8-Kalibrierungs- und Validierungsablauf entsteht als wiederverwendbare Pipeline, Modellupdates nehmen denselben Weg.
FALL 03 / rtos-latencyRTOS & Deterministische Systeme
Interrupt-Latenz und die deterministische Regelschleife
TI AM6442 · TI-RTOS
Problemstellung
In einem mehrachsigen Motorsteuerungssystem ist nicht die Latenz selbst das Problem, sondern ihre Schwankung von Zyklus zu Zyklus. Akkumulierter Jitter wird im Dauerbetrieb zu Positionsfehlern, eine verpasste Deadline löst einen Watchdog-Reset aus.
Architektur-Ansatz
TI-RTOS HWI Direct Dispatch nimmt den Scheduler-Overhead vom kritischen ISR-Pfad. Die Regel-ISR erhält die höchste NVIC-Priorität. Tickless-Modus wird aktiviert, Timer-Coalescing deaktiviert. Unkritische Arbeit wandert in einen SWI-Deferred-Handler, gemeinsame Mutexe erhalten das Priority-Ceiling-Protokoll.
HWI dispatch · NVIC · ticklessTI AM6442 · TI-RTOS
HWI DispatchInterrupt-PfadScheduler verlässt den kritischen Pfad
Ziel ist ein Worst Case, der begrenzt und reproduzierbar bleibt. Die Latenz wird über einen GPIO-Toggle-Ausgang mit externer Messtechnik erfasst; Software-Zeitstempeln wird nicht vertraut.
Um ein Modell zur Hinderniserkennung auf dem Gleis zu trainieren, braucht es Bilder von Steinen/Ästen/Säcken/Tieren auf den Schienen. Doch diese „Black-Swan"-Ereignisse sind selten, gefährlich und teuer zu erfassen, man kann nicht absichtlich ein Hindernis vor einen Zug legen. Die Folge: ein Mangel an positiven Beispielen und ein starkes Klassenungleichgewicht.
Architektur-Ansatz
In aus Frontkameravideo gewählten Frames wird der Schienenkorridor mit YOLOv8-seg gefunden; via SDXL + BiRefNet erzeugte transparente Anomalie-Assets werden mit physikalisch-korrekter, an der Standard-Spurweite (1.435 m) referenzierter Skalierung sowie Schatten- und Farbharmonisierung auf der Schiene platziert. Labels werden automatisch aus dem sichtbaren Alpha nach der Transformation abgeleitet; auf Videoebene halten eine feste Track-ID + KLT-Anker das Ergebnis frame-konsistent.
8 sınıf · 1.435 m gauge · otomatik etiketSDXL · BiRefNet · YOLOv8-seg
Kritische Hindernisszenarien, im Feld unmöglich zu erfassen, wurden als synthetische, automatisch annotierte Daten verfügbar. Für die autonome Eisenbahnsicherheit (ODS) adressiert es den Mangel an positiven Beispielen und das Klassenungleichgewicht beim Modelltraining. (F&E. Sim-to-Real-Validierung in Arbeit.)
In der Fernüberwachung entscheidet der Bediener nach dem Bildschirm, doch in einer klassischen RTSP-Kette ist das Bild eine vergangene Szene. Entscheidend ist nicht die mittlere Verzögerung, sondern dass sie begrenzt und vorhersagbar bleibt.
Architektur-Ansatz
Die Transportschicht wechselt von RTSP/TCP zu WebRTC P2P (UDP/SRTP). Die GStreamer-Pipeline wird um hardwarebeschleunigtes H.264/H.265-Encoding neu aufgebaut. Die Pufferung wird für den Live-Betrieb neu eingestellt. Video, Sensorik und Telemetrie laufen in einer Sitzung auf gleichzeitigen Kanälen.
WebRTC P2PTransportServerpuffer und Neuübertragung entfallen
HW-EncodingKodierungVorhersagbare Zeit pro Frame
Eine SitzungMehrstromVideo + Sensorik + Telemetrie
Operationale Auswirkung
Entscheidungen stützen sich auf ein aktuelles Bild. Ein browser-nativer Empfänger beseitigt Installations- und Versionsabhängigkeiten an der Konsole, und ein neuer Sensor erfordert keine Architekturänderung.
FALL 06 / ethercat-motionIndustrieprotokolle. Prüfstandsmessung
Latenz, Jitter und Paketverlust auf einem EtherCAT-Bus messen
TI Sitara AM572x · TI-RTOS · Acontis EC-Master · TMS320F28388D
Problemstellung
Damit sich die Achsen einer Maschine gemeinsam bewegen, müssen die Daten in jedem Zyklus in derselben Zeit hin- und zurücklaufen. Standard-Ethernet garantiert das nicht: Ein Paket wartet in der Switch-Queue und auf den Scheduler des Betriebssystems, seine Ankunftszeit verschiebt sich mit der Last.
Architektur-Ansatz
Wir haben auf einem TI Sitara AM572x IDK über die PRU-ICSS-Schnittstelle einen EtherCAT-Bus aufgebaut, masterseitig TI-RTOS und Acontis EC-Master v3.2, slaveseitig TMS320F28388D mit Beckhoff SSC. Anschließend haben wir Zyklusfrequenz, Datengröße und Slave-Anzahl variiert und die Latenz gemessen.
Ein vorhersagbares Zyklusbudget auf Standard-Ethernet-Hardware. Die Erhöhung des Zyklus von 1 kHz auf 10 kHz kostet keine Latenz, und ein zweiter Slave erhöht den Mittelwert um nur 0,1 µs.
* Alle Leistungsdaten wurden in unserem eigenen Labor unter reproduzierbaren Bedingungen gewonnen. Projektspezifische Details werden unter NDA vertraulich behandelt. Methodendokumentation auf Anfrage verfügbar.
Stehen Sie vor einer ähnlichen Engineering-Herausforderung? Setzen Sie sich direkt mit unserem technischen Team zusammen.
